Ventajas de la transmisión de datos MIPI como interfaz de visualización

   Con el advenimiento de la era inteligente global 5G e IA, el rendimiento de los chips de CPU en los productos de hardware ha mejorado enormemente y los requisitos para las interfaces de pantalla LCD también han aumentado. La demanda de interfaces de transmisión de alta velocidad MIPI está aumentando. Después de un largo período de investigación y desarrollo y una mayor inversión, nuestra empresa. Hemos lanzado una variedad de pantallas de interfaz MIPI, que van desde 1,14 pulgadas hasta 10,1 pulgadas, con interfaces MIPI para que los clientes elijan, satisfaciendo las necesidades de nuestros clientes para pequeñas y Pantallas LCD con interfaz MIPI de tamaño mediano.

   MIPI está diseñado específicamente para aplicaciones sensibles a la potencia que utilizan oscilaciones de señal de baja amplitud en modo de alta velocidad (transferencia de datos). 

   Dado que MIPI utiliza transmisión de señal diferencial, el diseño debe diseñarse estrictamente de acuerdo con las reglas generales de diseño diferencial. La clave es lograr una adaptación de impedancia diferencial. El protocolo MIPI estipula que el valor de impedancia diferencial de la línea de transmisión es de 80 a 125 ohmios.

    MIPI está diseñado específicamente para aplicaciones sensibles a la energía que utilizan oscilaciones de señal de baja amplitud en modo de alta velocidad (transferencia de datos).

    Dado que MIPI utiliza transmisión de señal diferencial, el diseño debe diseñarse estrictamente de acuerdo con las reglas generales de diseño diferencial. La clave es lograr una adaptación de impedancia diferencial. El protocolo MIPI estipula que el valor de impedancia diferencial de la línea de transmisión es de 80 a 125 ohmios.

  MIPI especifica un canal de reloj diferencial (carril) y un número escalable de carriles de datos de 1 a 4, que pueden ajustar la velocidad de datos según las necesidades del procesador y los periféricos. Además, la especificación MIPI D-PHY solo proporciona un rango de velocidad de datos y no especifica una velocidad operativa específica. En una aplicación, los canales de datos disponibles y las velocidades de datos están determinados por los dispositivos en ambos lados de la interfaz. Sin embargo, el núcleo IP MIPI D-PHY disponible actualmente puede proporcionar velocidades de transferencia de hasta 1 Gbps por línea de datos, lo que sin duda significa que MIPI es totalmente adecuado para aplicaciones de alto rendimiento actuales y futuras.

   Hay otro gran beneficio al utilizar MIPI como interfaz de datos. MIPI es ideal para nuevos diseños de teléfonos inteligentes y MID porque las arquitecturas MIPI DSI y CSI-2 aportan flexibilidad a nuevos diseños y admiten características atractivas como pantallas XGA y cámaras de más de 8 megapíxeles. Con las capacidades de ancho de banda que ofrecen los nuevos diseños de procesadores habilitados para MIPI, ahora es posible considerar aprovechar una única interfaz MIPI para habilitar características novedosas como pantallas duales de alta resolución y/o cámaras duales.

    En diseños que incorporan estas características, se pueden usar interruptores analógicos de alto ancho de banda diseñados y optimizados para señales MIPI, como el FSA642 de Fairchild Semiconductor, para cambiar entre múltiples componentes de pantalla o cámara. El FSA642 es un interruptor analógico diferencial unipolar de dos vías (SPDT) de tres vías de gran ancho de banda que puede compartir un canal de reloj MIPI y dos canales de datos MIPI entre dos dispositivos MIPI periféricos. Dichos conmutadores pueden proporcionar algunas ventajas adicionales: aislamiento de señales espurias (stubs) de dispositivos no seleccionados y mayor flexibilidad en el enrutamiento y la ubicación de periféricos. Para garantizar el diseño exitoso de estos conmutadores físicos en la ruta de interconexión MIPI, además del ancho de banda, se deben considerar algunos de los siguientes parámetros principales del conmutador:

1. Aislamiento de apagado: para mantener la integridad de la señal de la ruta activa de reloj/datos, se requiere que el conmutador tenga un rendimiento de aislamiento de apagado eficiente. Para señales diferenciales MIPI de alta velocidad a 200 mV y una discrepancia máxima de modo común de 5 mV, el aislamiento de desactivación entre las rutas del interruptor debe ser de -30 dBm o mejor.

2. Diferencia de retardo diferencial: la diferencia de retardo (sesgo) entre las señales dentro del par diferencial (la diferencia de retardo del par intradiferencial) y la diferencia de retardo entre los puntos de intersección diferencial del reloj y los canales de datos (la diferencia de retardo entre canales ) debe reducirse a 50 ps o más. Pequeño. Para estos parámetros, el mejor rendimiento diferencial de retardo de la industria para este tipo de conmutador se encuentra actualmente entre 20 ps y 30 ps.

3. Impedancia del interruptor: la tercera consideración importante al seleccionar un interruptor analógico es el equilibrio entre las características de impedancia de resistencia activada (RON) y capacitancia activada (CON). El enlace MIPI D-PHY admite modos de transmisión de datos de baja potencia y de alta velocidad. Por lo tanto, el RON del interruptor debe elegirse de forma equilibrada para optimizar el rendimiento del modo de funcionamiento mixto. Idealmente, este parámetro debería configurarse por separado para cada modo de funcionamiento. Combinar el RON óptimo para cada modo y mantener el CON de conmutación muy bajo es importante para mantener la velocidad de respuesta en el receptor. Una regla general es que mantener CON por debajo de 10 pF ayudará a evitar el deterioro (alargamiento) del tiempo de transición de la señal a través del interruptor en modo de alta velocidad.

   En comparación con los puertos paralelos, los módulos de interfaz MIPI tienen las ventajas de alta velocidad, gran cantidad de transmisión de datos, bajo consumo de energía y buena antiinterferencia. Son cada vez más favorecidos por los clientes y están creciendo rápidamente. Por ejemplo, un módulo de 8 M con transmisión MIPI y de puerto paralelo requiere al menos 11 líneas de transmisión y un reloj de salida de hasta 96 M para lograr una salida de píxeles completos de 12 FPS cuando se utiliza una transmisión de puerto paralelo de 8 bits. Sin embargo, el uso de la interfaz MIPI solo requiere 2 Un canal de 6 líneas de transmisión puede lograr una velocidad de fotogramas de 12 FPS con píxeles completos, y el consumo actual será aproximadamente 20 MA menor que la transmisión por puerto paralelo. Dado que MIPI utiliza transmisión de señal diferencial, el diseño debe diseñarse estrictamente de acuerdo con las reglas generales de diseño diferencial. La clave es lograr una adaptación de impedancia diferencial. El protocolo MIPI estipula que el valor de impedancia diferencial de la línea de transmisión es de 80 a 125 ohmios.